DRAM，何去？何從？

　　在2023年2月在國際學會ISSCC上，三星電子正是披露了公司研發的存儲容量為24Gbit的DDR5 DRAM的概要(下圖左)和硅芯片(下圖右)。就在學會上發布的DRAM而言，該DRAM容量堪稱*。

　　自DRAM的生產技術世代進入10納米代際(及20納米代際以下)以來，已經過去五年。在這五年里，DRAM技術、產品情況皆出現了明顯變化。雖然筆者一直在匯總一下DRAM的技術研發趨勢，但其定位卻發生了較大變化。本文中，筆者首先從2000年以來的DRAM技術開始回顧。

　　微縮化進步的牽引力不再是DRAM

　　業界普遍認為，在2000年之前，半導體生產技術的進步皆由DRAM的微縮化引領，甚至一度被譽為拉動工藝技術進步的“Process Driver(工藝牽引力)”。但是，進入2000年，情況卻發生了變化。NAND閃存(當時的平面型存儲半導體)的進步極大了帶動了生產技術的微縮化發展。NAND閃存成為了微縮化加工的“牽引力主角”。

　　線路技術國際學會ISSCC(IEEE International Solid-State Circuits Conference，每年二月在美國舊金山舉辦會議)是全球半導體業界最知名單位，近期公布了其試做芯片的研發成果。2009年一2011年的技術節點(最小加工尺寸)如下，DRAM為56nm一44nm，NAND閃存(Planer型)為32nm一21nm。

　　(圖片出自：pc.watch)

　　DRAM和NAND閃存(僅Planer型)的技術節點(生產技術代際：2009年一2017年)。上圖為筆者總結的國際學會ISSCC公布的試做芯片數據。

　　一度走在微縮化最前沿的NAND閃存在2015年達到極限，并放棄了加工尺寸的微縮化，改為3D堆疊。NAND閃存的微縮化幾乎不再進步，2015年以后DRAM再次成為微縮化的主要驅動。

　　邏輯半導體的“技術節點名”與實際尺寸背離

　　2000年以前，主要由DRAM驅動整個半導體業界(存儲半導體和邏輯半導體)的微縮化發展;但2015年一2024年DRAM卻沒有引領邏輯半導體微縮化發展。理由有以下兩點。

　　其一，邏輯半導體晶體管的3D化。MOS FET結構從平面型改為3D FinFET，因此門極長度(Gate Length，或者是“溝道長度”，一直是半導體微縮化的指標)的定義將不再有意義。取而代之的是“標準單元(Standard Cell，邏輯半導體的最小單位)”的“門極間距(Gate Pitch)”和最小線寬(嚴密來講，應該是二者的積)。當下最尖端邏輯半導體的“技術節點”5納米、7納米等數值，不過是一個標簽符號，實際(硅芯片)是不存在的。

　　(圖片出自：pc.watch)

　　2017年版的半導體技術藍圖(IRDS)。從上至下為邏輯半導體、NAND、DRAM、NAND閃存(技術代際為筆者推測)�？梢钥闯�，找不到邏輯半導體技術節點(紅框)對應的尺寸。

　　其二，邏輯半導體芯片·工藝技術與DRAM芯片·工藝技術的差異很大。在每一代邏輯半導體生產工藝中，晶體管的技術變化或大或小，如應變硅(Strained Silicon)、HKMG(高介電率金屬門極)、FinFET、COAG(Contact Over Active Gate)等。此外，還已經研發了銅(Cu)排線、低介電率的絕緣層膜等，并全面投入應用于多層排線。

　　DRAM的技術節點反映了真實的物理尺寸

　　DRAM的技術節點名稱與實際尺寸接近，且不同于邏輯半導體。DRAM的技術節點名稱多以代碼來表示，如30納米代際為“D3z”、20納米代際為“D2x”。

　　依據代碼也不難推測出其技術節點，如“D2x”約為28納米、“D2y”約為25納米、“D2z”約為22納米。雖然技術節點的代碼依DRAM廠家不同而不同，但差異不大。

　　(圖片出自：pc.watch)

　　大型DRAM廠家的技術節點和設計規則(D/R)之間的關系�？梢钥闯�，大型DRAM廠家的技術節點名稱和實際設計規則之間存在差異。出自TechInsights公司(一家提供半導體芯片解析服務的企業)于2023年8月在“閃存峰會”上公布的資料。

　　技術節點相當于尺寸的現象存在于存儲單元陣列(Memory Cell Array)的“活躍區(Active Region，或有源區、主動區)”。“活躍區”排列準確，且間距(Pitch)的1/2(Half Pitch)即為技術節點名稱。換句話說，“D1x”代際(18納米代際、也被成為1Xnm)的DRAM硅芯片的單元晶體管以36nm間距排列。

　　從TechInsights公司于2018年12月的披露的數據來看，三家DRAM廠家的“D1x”代際(1Xnm、Half-pitch)的最小尺寸如下，三星電子為18納米、SK海力士為17.5納米、鎂光科技為19納米。三家差異不大。

　　DRAM芯片的基本架構

　　接下來筆者將介紹DRAM芯片的基本架構(Architecture)。在DRAM的制造工藝中，廠家會盡可能多地在硅晶圓上制作DRAM芯片。從硅晶圓上切出的一顆DRAM芯片通常分為“存儲單元陣列區域(通常由偶數個Sub-array構成)”和“周邊線路區域(Peripheral)”

　　“存儲單元陣列”作為DRAM的存儲區域，理論上應該是2維陣列形狀(Matrix)。就如同象棋棋盤或者奧賽羅(Othello)黑白棋的棋盤一樣，行和列的交叉點即為“存儲單元(Memory Cell)”，由“行的編號”和“列的編號”鎖定存儲單元的范圍。此處，行的編號為“行地址(Row Address)”、列的編號為“列地址(Column Address)”。

　　在存儲單元陣列區域，又分為“存儲單元”、“核(Core)”。存儲單元用于存儲信號，由一個晶體管(MOSFET)和一個電容(Capacitor，即Cell Capacitor)構成。核(Core)內線路如下，從存儲單元陣列中選擇所需存儲單元，并讀取、寫入數據。且配有“字線解碼器(Word Line Decoder，用于選擇單元晶體管的門極(字線))”、“位線解碼器(Bit Line Decoder，用于選擇源極(位線))”、用于放大數據讀取和寫入信號的“Sense Amplifier”、用于連接各部分的排線等。

　　周邊線路(Peripheral)由控制線路和輸出線路構成�？刂凭�路主要根據外部輸入的指令、地址，讓DRAM內部工作。輸出/輸入線路負責數據的輸入(寫入)、輸出(讀取)。

　　(圖片出自：pc.watch)

　　上圖為DRAM的基本架構說明圖。左上角為硅晶圓照片(推測實際直徑尺寸為300mm)。左下角為DRAM的硅芯片照片。硅芯片中心左右兩側有周邊線路、輸出/輸入Pad點、行解碼器(Row Decoder)，中央的上下部分有列解碼器(Column Decoder)。上圖右下角是存儲單元陣列(Sub-array)的基本結構。紅色字線(WL)和黃色位線(WL)的交叉點上有一個存儲單元。字線的端部配與副字線驅動(SWD)相連、位線的端部與讀出放大器(Sense Amplifier，簡稱為“SA”)相連。上圖右上角為各部分占硅芯片的比例。存儲單元占50一55%，核(解碼器、驅動器、讀出放大器、相互連接部分)占25一30%，周邊線路(Peripheral，控制線路和輸出線路)占20%左右。在2018年的國際學會IEDM的技術講座上，三星電子公布了其相關資料，上圖出自其資料。

　　通過將電荷儲存于電容，存儲理論值

　　DRAM的存儲單元由一個晶體管(簡稱為：“T”)和一個電容(簡稱為：“C”)構成。在存儲半導體行業，普遍稱之為“1T1C”。晶體管具有選擇開關的作用，因此也被稱為“選擇晶體管”。讀取/寫入動作時，字線解碼器和位線解碼器選擇的位線和字線的交叉點的“選擇晶體管”成為“ON”狀態。

　　存儲單元的電容(在性能上與作為電子零部件的電容類似)主要存儲電荷信號，也被稱為“單元電容”。當電容存儲一定容量的電荷后，存儲單元的理論值為“高(或者1)”。相反，當存儲的電荷不滿時，存儲單元的理論值為“低(或者0)”。

　　DRAM存儲單元的基本動作和Refresh

　　在將數據寫入DRAM時，利用解碼器將指定位置的選擇晶體管改為“ON狀態”，同時，將讀取的數據暫存于輸入緩存區(Buffer)，然后，利用讀取放大器將數據轉為電流、為單元電容充電。

　　充電后，隨著電容的不斷放電以及時間的流逝，寫入的數據(電荷)會逐步消失。因此需要定期寫入數據的動作。該動作被稱為“Refresh”。2000年以前的DRAM而言，采用的是一個外接的存儲控制器在適當的時間點實施“Refresh”。最近，大部分產品采用的是在產品內部實施“Refresh”。

　　讀取數據時，把選擇晶體管改為“ON”狀態，單元電容的電荷以電流的形式流向“位線”。位線的電流利用讀取放大器(S/A)以電壓的形式增壓，電壓信號經由輸出緩存區向外輸出。

　　在讀取工作中，需要注意的是單元電容的電荷可能會因為讀取工作而丟失。讀取放大器可以及時修復讀取的數據(即重新寫入)。

　　2000年后，DRAM存儲容量增長不明顯

　　2000年以前，尤其是上世紀70年代和80年代DRAM的存儲容量增長極其明顯。存儲半導體行業曾有“三年四倍”的說法，即存儲容量擴大了四倍的新一代DRAM會在三年后量產。主流用戶雖然從20世紀70年代的Main-flame變成了80年代的Workstation和90年代的PC，但DRAM廠家并沒有辜負“三年四倍”的慣例。

　　從國際學會ISSCC(每年二月份召開)上公布的硅芯片的概要來看DRAM的研發情況，如下，最初為*存儲容量，20世紀90年代初期，容量進步速度遠超“三年四倍(甚至為1年1.59倍)”。1990年為16Mbit，在1995年為1Gbit，即“五年64倍(1年2.3倍)”。

　　然而，1995年以后，存儲容量的增長就不再明顯。1999年之前，一直保持著1Gbit的*容量。后來，又徘徊于256Mbit和512Mbit、1Gbit、2Gbit、4Gbit。但卻遲遲沒有進入新一代的4Gbit。2014年和2016年公布了8Gbit的硅芯片，可以說終于從1Gbit進步了1.5個代際。其實，進步速度為“20年8倍”(1年1.11倍)，可以說是DRAM研發歷史上容量進步最慢的一次。

　　(圖片出自：pc.watch)

　　DRAM*存儲容量(單個硅芯片)(1990年一2014年)。此圖為筆者匯總自國際學會ISSCC披露的數據。可以看出，1996年~2012年期間，容量進步不明顯(年度擴大率為1.11倍)。

　　DRAM研發的“顛覆性轉換”

　　1995年~2014年期間的20年中，DRAM研發又發生了什么呢?粗略來講，研發方向發生了很大變化。甚至可以說是“顛覆性轉換(Paradigm Shift)”，即DRAM的研發方不再是擴大容量，而是提升速度。

　　(圖片出自：pc.watch)

　　DRAM數據傳輸速度(單個輸入/輸出Pin)的推移表(2000年一2012年)。筆者匯總自國際學會ISSCC披露的數據。上述三個系列的年度容量擴大速度均超多1.11倍。

　　為了提升存儲速度，采用“時鐘(Clock)同步”的方式控制動作時間。最初，為了與傳統的DRAM(Clock-less式非同步DRAM)區分，稱之為“SDRAM(S：Synchronous)”。如今，大家看到“DRAM”一般就默認為“同步式”(或者不去刻意區分同步還是非同步)。嚴格來講，DRAM(如DDR、LPDDR、GDDR等)應該被記為“SDRAM”，因此在企業的產品目錄、學會論文中一般會記錄為“SDRAM”。

　　可以看出，SDRAM的新一代標準式樣是有意強調其速度之快而做成的。最初的SDRAM是以時鐘速度輸入/輸出速度的。此時的時鐘頻率為133MHz。新一代SDRAM可以以兩倍時鐘速度輸入/輸出數據，即“DDR(Double Data Rate) SDRAM”。時鐘頻率高達200MHz，數據的輸入/輸出速度是時鐘的兩倍，即400MT/s的輸入/輸出Pin(此處T=Transfer，即傳輸次數，即一次傳輸接收/發送1bit，bit/秒)。

　　近年來，每一代DDR系列SDRAM的數據輸入/輸出速度都較前一代提升兩倍。在國際學會ISSCC上公布的DDR系列SDRAM的數據傳輸速度如下，自2003年至2012年，9年內提升到4.4倍，即1.18倍/年。

　　Graphics DRAM(顯存)也采用DDR，并積極提升傳輸速度，即G(Graphics)DDR、SGRAM(Synchronous Graphics RAM)。GDDR系列的SGRAM的傳輸速度正不斷攀升。國際學會ISSCC上披露的GDDR系列SGRAM的數據傳輸速度如下，2004年至2010年期間的六年內，增長至4.4倍，即1.28倍/年。

　　隨著智能手機的普及，開始研發低功耗版的SDRAM。最初被稱為“Mobile DRAM”，后來基于“LP(Low Power)DDR SDRAM”的名稱研發逐步步入正軌。2009年國際學會ISSCC上首次披露LPDDR系列的試做版硅芯片。當時的Hynix 半導體公司研發的1Gbit芯片的數據傳輸速度為1.066Gbps/pin。即在2012年之前，LPDDR系列的數據傳輸速度提升至1.5倍(1.14倍/年)。

　　(圖片出自：pc.watch)

　　DRAM研發方向出現“顛覆性轉變”(2000年一2014年)。1995年一2004年(或至2014年)期間的10年(或20年)內，發生了諸多變化。

　　2000年以后的DRAM研發戰略方向主要如下，高速化(通過導入時鐘同步式的設計)、依據產品應用方向進行研發、依據應用方向確定封裝(Packing 或Module)標準。NAND閃存是大容量的“主角”。2005年，在ISSCC上披露了NAND閃存存儲密度超過DRAM的信息�？梢哉f，如今已經步入了“NAND閃存容量大、DRAM速度高”的時代。